| ID | 95959 |
| タイトルヨミ | VLSI メモリ ニ タイスル テスト ノ コウリツカ ニ カンスル ケンキュウ
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| 著者 |
多田, 哲生
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| 資料タイプ |
学位論文
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| 抄録 | トランジスタが1947年に発明され，半導体の歴史が始まった。その後，半導体
製造技術や回路設計技術の進展に伴い民生用から産業用に至るあらゆる分野のエレ クトロニクス機器の超大規模集積回路(VLSI:VeryLarge Scale Integration) 化が進めら れ，今後はシステム・オン・チップ化時代の到来が期待されている。半導体の中でも 特に，VLSIメモリは微細加工技術を基盤として高速化，大規模化，多様化，高信 頼化を果たし，今日の高度情報化社会を実現するためのキーパーツとして不可欠なも のとなっている。 本研究は，今後一層の重要性を増していくVLSIメモリに関し，高速化，チップ の小面積化，大規模化，多様化，高信頼化を対象としたテストの効率化を目的として いる。以下にVLSIメモリ動向に対応したテストの研究内容を要約する。 〈高速化〉 VLSIメモリの動作機能を保証しつつそのテスト時間の短縮化と生産効率の向上 を実現するために，大型の自動半導体検査装置であるLSIテスタを利用する。本研 究では，LSIテスタを用いた高速デバイスの高速実動作テストを実現するためにタ イミング精度の向上に関する方法を提案した。本手法は特性インピーダンスが不整合 な伝送線路にテスタに内蔵されている擬似負荷回路から電流を注入することにより， 波形のリンギング現象を抑えることを目的としている。本手法の効果をシミュレーシ ョン解析で確認するとともに実際の高速VLSIメモリに適用してテスト周期が18 MHzから100MHzに高速化が実現し，さらにリンギングによる電圧変動幅が60% 低減することを実証した。 〈チップの小面積化〉 VLSIメモリは大量生産を実現してピット単価を安価とするためにワイヤーボン ディングパッド面積の縮小化とパッド配置間隔(パッドピッチ)を狭くして最小のチ ップ面積にしなければならない。また，テスト工程では複数個を同時にテストするこ とを実現してテストの生産効率を向上する必要がある。従来のウェーハテストのテス ト(プロービィング)手法は細長い金属針を用いて実施しているために多ピン化，耐 久性，接触抵抗などに問題があり，パッド数が300個以上，パッドピッチが100 μ m以下の狭隘パッドへの適用が困難である。本研究では，狭隘パッドへのプロービ ィングを実現するための新構造プローブカードを試作した。本プローブカードは感光 性ガラスを写真製版法により微細加工したのでパッド間隔は75μm以下，パッド個 数は480個が実現した。実際のLSIに適用することにより電気的，機械的特性に 問題がないことを確認した。本プローブカードは多ビン・狭隘パッド対応の新プロー ビィング法として利用できることを明らかにした。 〈大規模化〉 システム・オン・チップ化に従い，大規模メモリがLSIロジックに内蔵されるよ うになった。今後，メモリの大規模化はテスト時間の増大となり，深刻なテストの問 題になる。そこでLSIロジックと一体化した内蔵メモリに対するテスト時間短縮化 を図るために擬似乱数発生器から構成したテスト回路を提案した。本テスト回路はス キャンパスシフトレジスタ群で構成したのでテスト手順数が極めて少なくなることを 示した。また，ベクタ圧縮率を新たに定義することによりテストベクタ記述書式とテ ストベクタ容量の記述効果の関係を明らかにし，テストベクタ容量の削減化に有効な 記述法は"SCAN"記述法であることを示した。次にテストベクタ，LSIテスタ のハードウェア性能などの各パラメータを用いたテスト時間算出式を提案することで テスト時間を定量化した。そして大規模内蔵メモリの構成，テストベクタ記述法の選 択，テストベクタ種類においてそれらの相互関係を明示することにより，テスト時間 が最小となる指標を得た。 〈多様化〉 VLSIメモリは広範囲な分野で使用されるため，機能の専用化，多様化が求めら れている。このように多様化するVLSIメモリの電気特性や機能を効率よく評価す るためにLSIテスタを用いる。しかし，このテスタで使用するプログラム言語はテ スタの性能を最大限に利用するため極めて特殊な言語体系であり，評価・テストプロ グラムの作成および運用にはテスタ専用の特殊プログラム言語の習熟が必要なため非 効率である。そこでテストプログラムを効率よく作成するプログラム構成法を提案し た。本構成は汎用性と専用性の2種類のモジュール構造を採用したため多様化メモリ の個別評価プログラム作成に柔軟に対応できる。また，本構成法によるテストプログ ラムを16種類のVLSIメモリ対して作成したところ従来の5分の1の時間に短縮 することを実証した。 〈高信頼化〉 微細寸法により製造されるVLSIメモリは市場へ大量供給するため設計，製造な どの不具合原因を早期に解明し，高品質なVLSIメモリを短期間で開発・生産する ことが求められている。従来の不良解析手法はVLSI内部の配線領域に直接細い長 い金属針を接触して内部状態の観測を行っていたが，配線幅寸法の微細化が進み，こ の手法の適用はもはや不可能となってきている。そこで非接触でLSIの内部を観測 する手法として電子ビームテスタが利用されるようになってきたが，電子ビームテス タの操作の自動化が不十分なことや，不良解析の実施には膨大な設計データを利用す るため不良場所の特定化には時間を要するなどの課題がある。本研究では，設計デー タをほとんど利用することなく観測場所の抽出を容易とするメモリ専用の電子ビーム による不良解析システムを開発した。代表的な不良モードと不良場所には一意的な関 係があることに注目し，不良モードから観測場所への電子ビームの自動位置合わせ手 法を開発した。本手法は不良アドレスデータからチップ内部の位置のレイアウト座標 にデータを変換することで実現した。また，大量の観測データを自動採取するために ウェーハステージの導入と不良状態をわかり易く表示するための専用ソフトウェアも 開発した。本システムをVLSIメモリに適用することにより各種観測データ採取時 間は従来の19分の1に大幅に短縮できることを確認した。 以上，VLSIメモリ動向に対応したテストに関する研究を実施することにより. 今後のULSI(Ultra Large Scale Integration) メモリのテストの効率化に対する指針 を得ることができた。 |
| 発行日 | 1996-03
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| 備考 | 画像データは国立国会図書館から提供(2011/9/26。JPEG2000形式を本学でpdfに変換して公開)
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| フルテキストファイル | |
| 言語 |
jpn
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| 文科省報告番号 | 乙第1486号
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| 学位記番号 | 乙工第17号
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| 学位授与年月日 | 1996-05-10
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| 学位名 |
博士（工学）
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